本研究围绕低功耗隧穿器件的性能与制造可行性，提出了一种具有良好尺寸扩展能力的 GaAs 包覆层 PNPN-TFET。

研究目的

设计一种能够形成 PNPN 隧穿结、又可减少窄区域复杂外延或离子注入步骤的新型 TFET，为后续器件缩放与低功耗集成提供更可实现的结构方案。

器件设计与方法

利用电荷等离子体效应和 GaAs 包覆层，在源区诱导形成 P+ 载流子分布；结合给出的器件制备流程与校准后的 TCAD 数值模型，系统分析载流子浓度、带间隧穿率、结构参数、直流开关特性及模拟/射频性能。

关键结果

器件获得 26.1 μA/μm 的开态电流和 3.73 × 10¹² 的开关电流比；在 0.7 V 偏压下，峰值截止频率达到 73.76 GHz，体现出较好的开关能力与高频潜力。

研究意义

GaAs 包覆层与电荷等离子体机制协同增强源—沟道隧穿，同时降低传统 PNPN 结构中局部重掺杂工艺的实现难度，为可扩展、低功耗的隧穿晶体管设计提供了新思路。

• 26.1 μA/μm开态电流
• 3.73 × 10¹²开关电流比
• 73.76 GHz峰值截止频率
• 0.7 V测试偏压

本研究将内建 N+ 口袋电掺杂 TFET 与纳米间隙腔体结合，用于评估面向生物医学检测的高灵敏度器件方案。

研究目的

在简化局部掺杂工艺的同时，提高 TFET 对生物分子介电性质与电荷状态的响应能力，探索适用于低功耗生物医学检测的器件结构。

器件设计与方法

器件通过极性栅偏置形成内建 N+ 口袋区，避免额外掺杂步骤；在靠近源端的栅介质区域设置纳米间隙腔体。研究分别考察中性和带电生物分子，并分析漏电流、能带、电场、亚阈值摆幅、阈值电压与开关电流比的变化。

关键结果

当介电常数 k = 12 的中性生物分子完全填充纳米腔时，器件获得 1.08 × 10¹³ 的峰值灵敏度；研究同时揭示了腔体几何参数与填充因子对传感响应的影响。

研究意义

该方案以电掺杂方式构建关键载流子区域，并把纳米腔介电调制直接转化为电学响应，为高灵敏度、低功耗 TFET 生物传感器的结构优化提供了依据。

• 1.08 × 10¹³峰值灵敏度
• k = 12对应介电常数
• N+ Pocket内建口袋结构
• Nanogap纳米腔检测区域

本研究提出带有延伸源区的非对称垂直包覆层 TFET（AVCL-TFET），重点改善器件的直流、模拟与射频综合性能。

研究目的

针对常规 TFET 开态电流与高频性能受限的问题，通过非对称包覆层和源区工程增强源—沟道隧穿，兼顾低功耗开关与模拟/RF 应用需求。

器件设计与方法

在垂直包覆层结构中引入延伸源区，使源—沟道界面的线隧穿与点隧穿共同增强；包覆层在本征锗源区诱导空穴层，无需额外感应金属。研究给出可扩展的制备流程，并采用二维 TCAD 对结构、电场、非局域带间隧穿率及小信号指标进行评估。

关键结果

AVCL-TFET 实现 110 μA/μm 的开态电流、2.92 × 10¹⁰ 的开关电流比、394 μS/μm 的峰值跨导，以及 51.18 GHz 的最大截止频率。

研究意义

结果表明，非对称包覆层与延伸源区能够有效重塑电场和隧穿路径，为兼顾直流驱动能力与高频响应的低功耗 TFET 提供了可行的结构优化方向。

• 110 μA/μm开态电流
• 2.92 × 10¹⁰开关电流比
• 394 μS/μm峰值跨导
• 51.18 GHz最大截止频率

本文提出一种基于包覆层 PNPN 隧穿场效应晶体管的高灵敏度、低功耗生物传感器，重点提升生物分子检测灵敏度与便携式传感应用适配性。

研究目的

针对传统 TFET 生物传感器灵敏度、开态电流和低功耗检测能力受限的问题，通过引入 CL-PNPN 结构和双纳米间隙腔体，增强源端隧穿调制能力，实现高灵敏度生物分子识别。

器件设计与方法

器件采用两个重掺杂 GaAs 包覆层，将部分 N+ 源区转化为等效 P+ 区域，形成 PNPN 隧穿结构；在靠近源端的栅介质层中引入两个纳米间隙腔体，用于固定不同介电常数或带电特性的生物分子。基于介电调制理论，分析中性和带电生物分子对器件直流、模拟及射频性能的影响。

关键结果

当介电常数为 12 的中性生物分子完全填充纳米间隙时，器件获得峰值漏电流灵敏度 9.49 × 10⁸。研究还评估了填充因子、空间位阻、选择性和温度变化等非理想因素对传感性能的影响。

研究意义

CL-PNPN TFET 依靠 PNPN 结构的陡峭亚阈值特性和源端增强隧穿机制，可实现高灵敏度、低功耗的生物检测，为便携式和低能耗传感平台提供了有前景的器件方案。

• CL-PNPN TFET包覆层 PNPN 结构
• 双纳米间隙源端生物分子调制
• 9.49 × 10⁸峰值漏电流灵敏度
• 低功耗 / 便携式目标应用场景

本文提出一种双包覆层 PNPN 隧穿场效应晶体管（DCL-PNPN TFET），重点降低 TFET 中常见的双极性电流，同时保持开关性能与低功耗优势。

研究目的

针对常规 PNPN TFET 中双极性导通明显、器件关态泄漏和能效受限的问题，通过调控漏端隧穿势垒宽度，实现对双极性电流的有效抑制。

器件设计与方法

器件基于电荷等离子体概念，在源区和漏区分别引入 GaAs 包覆层，用于形成等离子体电荷并调节能带分布，避免传统结构中窄 N+ 源口袋和栅—漏欠搭接所需的复杂工艺；并通过数值模拟分析 Lgap 和 NClad-D 对漏端势垒的影响。

关键结果

当栅—漏欠搭接长度为 30 nm、VDS = 0.7 V 时，双极性电流降低至 1.18 × 10⁻¹⁷ A/μm。与漏端均匀掺杂的传统 CL-PNPN TFET 相比，约降低 6 个数量级，主要开关性能基本保持不变。

研究意义

双包覆层与漏端势垒工程能够在不牺牲主要开关性能的前提下显著抑制双极性导通，为高能效、低泄漏 PNPN TFET 提供了更可制造的结构优化方案。

• DCL-PNPN TFET双包覆层 PNPN 结构
• Lgap / NClad-D漏端势垒调控参数
• 1.18 × 10⁻¹⁷ A/μm双极性电流
• 约 6 个数量级双极性抑制效果

本文提出一种延伸源双栅掺杂分凝肖特基势垒漏端 TFET，重点提升开态驱动能力，同时抑制关态泄漏与双极性导通。

研究目的

针对常规 TFET 开态电流不足、关态泄漏和双极性电流较高的问题，通过延伸源区扩大隧穿面积，并结合掺杂分凝肖特基势垒漏端降低反向载流子隧穿，实现高开关比与低泄漏特性。

器件设计与方法

器件采用双栅延伸源结构以增加源端隧穿面积，同时在漏端引入掺杂分凝肖特基势垒。研究基于二维 TCAD 仿真，与硅漏端和肖特基势垒漏端两类延伸源 TFET 对比，并通过界面陷阱电荷和热载流子应力评估器件可靠性。

关键结果

在 VDS = 1 V、VGS = −1 V 时，双极性电流低至 2.62 × 10⁻¹⁶ A/μm，相比两种对比器件分别降低约 9.78 × 10⁷ 倍和 3.89 × 10⁵ 倍；ION/IOFF 达 4.69 × 10¹³，平均亚阈值摆幅为 29.2 mV/dec。

研究意义

延伸源区与掺杂分凝肖特基势垒漏端的协同设计，能够在增强开态隧穿的同时抑制关态泄漏和双极性导通，为高性能、低功耗 TFET 提供可靠结构方案。

• 2.62 × 10⁻¹⁶ A/μm双极性电流
• 4.69 × 10¹³ION/IOFF
• 29.2 mV/dec平均亚阈值摆幅
• ES DG DSSBD器件结构

本文提出一种漏端功函数工程电掺杂 PNPN 隧穿场效应晶体管，通过双功函数漏端极性栅调控漏端能带与载流子分布，实现低双极性电流和低功耗开关。

研究目的

针对传统电掺杂 PNPN TFET 中双极性导通明显、寄生栅—漏耦合较强的问题，通过漏端功函数工程拓宽沟道—漏端隧穿势垒，在保持开态驱动能力的同时降低反向隧穿与关态泄漏。

器件设计与方法

器件采用分裂漏极极性栅：靠近沟道一侧为 4.6 eV 高功函数段，靠近漏接触一侧为 4.5 eV 低功函数段。双功函数设计静电形成渐变 N+ 漏区，并进一步优化栅段长度和功函数。

关键结果

在 VDS = 0.6 V 时，VCG = −0.6 V 下双极性电流由 1.0 × 10⁻¹³ 降至 2.26 × 10⁻¹⁹ A/μm；VCG = 0.6 V 时开态电流为 2.02 × 10⁻⁷ A/μm，平均亚阈值摆幅 25.2 mV/dec，最大截止频率 39.7 GHz。

研究意义

分裂漏极极性栅与漏端功函数工程可在不牺牲开态驱动能力的前提下显著抑制双极性导通，并降低寄生耦合，为高能效电掺杂 PNPN TFET 提供可行优化路径。

• 2.26 × 10⁻¹⁹ A/μm双极性电流
• 2.02 × 10⁻⁷ A/μm开态电流
• 25.2 mV/dec平均亚阈值摆幅
• 39.7 GHz最大截止频率

本文提出两种改进型双材料栅电掺杂 TFET，通过金属硅化物漏端和掺杂分凝肖特基势垒漏端显著降低双极性电流，重点提升超低功耗应用中的器件可靠性。

研究目的

针对传统内建 N+ 口袋 DMG-ED-TFET（D1）中双极性导通较强的问题，通过漏端材料与势垒工程优化沟道—漏端隧穿过程，实现更强的双极性电流抑制。

器件设计与方法

以传统 D1 为基准，提出 DMG 金属硅化物 ED-TFET（D2）和 DMG 掺杂分凝肖特基势垒漏端 ED-TFET（D3）。极性栅施加 −0.7 V 静电诱导源端 P+ 区域，控制栅再分为隧穿栅和辅助栅以精细调控有效隧穿势垒。

关键结果

与 D1 相比，D2 通过金属硅化物漏端实现约 7850 倍双极性抑制；D3 引入 DSSB 漏端后，双极性导通抑制因子进一步提升至 2.57 × 10¹⁰。

研究意义

DSSB 漏端能够显著削弱漏端反向隧穿，提升超低功耗电路中的稳定性与可靠性，为电掺杂 TFET 的低泄漏结构设计提供有效方案。

• D1传统内建 N+ 口袋器件
• D2金属硅化物漏端 · 约 7850 倍
• D3DSSB 漏端 · 2.57 × 10¹⁰
• PG = −0.7 V静电诱导源端 P+ 区域